ID de l'article: 000088629 Type de contenu: Dépannage Dernière révision: 23/11/2024

Pourquoi le résultat de la simulation du « demo_cfr » dans DSP Builder for FPGAs est-il incorrect ?

Environnement

    Intel® Quartus® Prime Pro Edition
    DSP Builder for Intel® FPGAs Pro Edition
    Constructeur DSP pour FPGA Intel® IPT-DSPBUILDER
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec le DSP Builder for FPGAs dans le logiciel Quartus® Prime Pro Edition v20.4, le fichier .mdl simulink ne fonctionne que pour une combinaison spécifique périphérique/speedgrade/horloge cible. Les résultats de la simulation seront erronés avec d’autres combinaisons.

Résolution

Pour contourner ce problème, remplacez l’ancien fichier .mdl simulink en demo_cfr par le nouveau fichier demo_cfr.mdl .

Produits associés

Cet article concerne 6 produits

FPGA et FPGA SoC Intel® Agilex™ 7
Intel® Arria®
Intel® Cyclone®
FPGA Intel® MAX® 10
CPLD MAX® V
Intel® Stratix®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.