En raison d’un problème dans la fenêtre d’informations de l’émetteur-récepteur natif PHY Intel® Arria® 10/Cyclone® 10 GX FPGA IP, lors de l’activation de l’option « Share reconfiguration Interface », il y a un message incorrect indiquant que les bits d’adresse upper[n:9] du bus d’adresse de reconfiguration spécifient le canal sélectionné.
Selon le guide de l’utilisateur PHY de l’émetteur-récepteur Intel® Arria® 10, lorsque vous activez l’option « Share reconfiguration Interface », l’IP PHY native de l’émetteur-récepteur présente une interface esclave à mémoire mappée à un seul Avalon pour une reconfiguration dynamique de tous les canaux. Dans cette configuration, les bits supérieurs [N-1:10] du bus d’adresses de reconfiguration spécifient le canal sélectionné. Les numéros de canal N sont codés binairement.
Les bits d’adresse [9:0] fournissent l’adresse décalée de registre dans l’espace de reconfiguration d’un canal.
Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus® Prime Pro Edition.