Le Intel® FPGA IP HDMI peut temporairement perdre le verrou vidéo lorsqu’il est utilisé sur Intel® Stratix® périphériques d’émetteur-récepteur 10 L ou H-Tile dans le logiciel Intel® Quartus® Prime Pro Edition v21.3 et antérieurs si votre source transmet un schéma d’horloge haute fréquence lorsqu’il ne transmet pas de vidéo valide.
Les Intel FPGA IP HDMI pour Intel Stratix les émetteurs-récepteurs 10 L ou H-Tile réalisent un alignement de mots dans le Intel FPGA IP HDMI du fabric du cœur. L’alignement de texte IP PHY de l’émetteur-récepteur Intel Stratix 10 L ou H-Tile n’est pas conçu pour Intel Stratix les périphériques 10 L ou H-Tile et est configuré avec un schéma d’alignement de mots de 0xAAAAA qui normalement ne doit pas être présent dans un flux vidéo. Cependant, certaines sources vidéo tierces peuvent transmettre un schéma d’horloge lorsqu’elles n’envoient pas de trafic vidéo valide.
L’action combinée de Intel Stratix l’émetteur-récepteur 10 L ou H-Tile Native PHY Word Aligner et de la matrice HDMI Intel FPGA IP Word Aligner peut entraîner une acquisition, une perte et une reprise temporaires du verrou vidéo dans le Intel FPGA IP HDMI lorsque le signal reçu passe d’un schéma d’horloge à une vidéo valide.
Pour contourner ce problème, configurez le Intel Stratix émetteur-récepteur 10 L ou H-Tile Native PHY IP Word Aligner en mode Bitslip et connectez le port rx_bitslip à « 0 » pour l’empêcher de faire un alignement de faux mot. Vous devrez modifier le code texte clair pour ajouter le port rx_bitslip et le connecter à « 0 ».
Ce problème devrait être résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Pro Edition.
