En raison de la fonction d’ajustement automatique de la fréquence du Intel® FPGA Download Cable II (anciennement appelé câble de téléchargement USB Blaster II), la fréquence (TCK) est réglée sur 24 MHz après chaque cycle d’alimentation, mais la Intel Agilex® DDR4 FPGA conception de l’exemple IP contraintes la fréquence JTAG (TCK) à 16 MHz, ce qui fait que l’instance des sources et des sondes in-système capture des données incorrectes.
Pour contourner ce problème, définissez JTAG TCK à 16 MHz avant d’exécuter® le test de conception de l’exemple d’IP Intel Agilex FPGA DDR4. Une fois que la fréquence a été définie correctement, vous pouvez ignorer en toute sécurité l’avertissement suivant lors de la compilation de votre conception :
Avertissement : la conception d’exemple d’exemple d’interface IP de mémoire externe utilise des contraintes de synchronisation JTAG par défaut de jtag_example.sdc. Pour un comportement matériel correct, vous devez examiner les contraintes de synchronisation et vous assurer qu’elles reflètent avec précision votre topologie JTAG et votre vitesse d’horloge.