ID de l'article: 000088120 Type de contenu: Compatibilité Dernière révision: 13/12/2021

Pourquoi le DisplayPort Intel® Stratix® 10 FPGA exemple de conception IP échoue-t-il l’apprentissage de la liaison RX à High Bit Rate 3 (HBR3) ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le displayPort Intel® Stratix® 10 FPGA exemplede conception IP généré avec les versions 20.3 et antérieures du logiciel de conception Intel® Quartus® Prime, vous pouvez observer une défaillance de la formation de liaison RX à HBR3 et les trains de liaison descendant vers HBR2.

    Résolution

    Pour résoudre ce problème dans la version 20.3 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, suivez les étapes :

    1. Remplacer . /rtl/rx_phy/rx_phy_top.v avec rx_phy_top.v

    2. Remplacer . /rtl/tx_phy/tx_phy_top.v avec tx_phy_top.v

    3. Remplacez ./rtl/bitec_reconfig_alt_s10.v par intel_reconfig_alt_s10.v

    Ce problème est résolu dans les versions 20.4 et ultérieures du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 6 produits

    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 TX
    Kit de développement Intel® Stratix® 10 GX DK-DE-1SGX-H-A
    Kit de développement Intel® Stratix® 10 GX DK-DE-1SGX-L-A
    FPGA Intel® Stratix® 10 GX

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