En raison d’un problème dans la version 20.1 du logiciel Intel® Quartus® Prime Standard Edition et les versions précédentes, vous trouverez peut-être que les parenthèses sont supprimées lorsque vous créez un symbole à partir de votre fichier Verilog HDL/VHDL. Cela s’explique par le fait que, lors de la synthèse, le logiciel Intel® Quartus® Prime Standard Edition analyse le code en une chaîne qui ne conserve pas les parenthèses.
Un exemple de code qui peut entraîner ce problème :
exemple de module(s)
parameter_1 de nombre de paramètres = 4,
parameter_2 de nombre de paramètres =2,
parameter_3 de nombre de paramètres = 8
)
(
lk d’entrée,
entrée rst,
logique de sortie [(parameter_1 * (parameter_2 + parameter_3)) - 1) : 0] word_o) ;
Pendant la synthèse, la logique de sortie word_o sera parsée comme la chaîne suivante dans le fichier .bsf :
[parameter_1 * parameter_2 + parameter_3 - 1 : 0]
Pour contourner ce problème, modifiez le symbole généré dans le fichier de conception du bloc à l’aide d’un éditeur de texte pour inclure les parenthèses.
Ce problème est résolu à partir de la version 21.1 du logiciel Intel® Quartus® Prime Standard Edition.