Pourquoi le paramètre F-Tile PMA/FEC Direct PHY Intel® FPGA IP échoue-t-il la génération logique lorsque le paramètre IP « Enable TX FGT PLL fractional mode » est activé pour Intel Agilex® FPGAs série I 7 dans la version 21.2 du logiciel Pr...

En raison d’un problème dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition, le Intel® FPGA IP F-Tile PMA/FEC Direct PHY peut échouer la génération logique lorsque le paramètre de propriété intellectuelle (IP) en mode fractionnel (IP) Enable TX FGT (phase-locked loop) est activé pour Intel Agilex® série 7 I FPGAs.

Lorsque le paramètre IP du mode fractionnel Enable TX FGT PLL est activé, le logiciel Intel® Quartus® Prime Pro Edition effectue une validation incorrecte en utilisant la fréquence d’horloge de référence du mode entier au lieu de la fréquence d’horloge de référence du mode fractionnel.

Lorsque ce problème se produit, il est possible que vous voyiez le message d’erreur suivant :

Erreur (22465) : Fréquence d’horloge de référence du port IP « |directphy_f_0|tx_pll_refclk_link[0] » (148,500000 MHz) ne correspond pas à la fréquence d’horloge de référence du port IP |systemclk_f_0|out_refclk_fgt_4 » (140,000000 MHz).

Ce problème n’est pas constaté lorsque la fréquence d’horloge de référence du mode entier est la même que la fréquence d’horloge de référence du mode fractionnel.

Vous pouvez contourner ce problème avec les options suivantes :

Option 1 :

1. Mettez votre conception à niveau avec la version 21.3 ou une version ultérieure du logiciel Intel Quartus Prime Pro Edition.
2. Découvrez votre Intel® FPGA IP F-Tile PMA/FEC Direct PHY.

Option 2 :

1. Dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition, ouvrez le fichier .ip généré par le fichier .ip F-Tile PMA/FEC Direct PHY Intel® FPGA IP.
2. Modifiez la valeur de la fgt_tx_pll_refclk_freq_mhz (horloge de référence du mode entier TX FGT PLL) pour correspondre à la fréquence du mode fractionnel requise.  Un exemple illustré ci-dessous passe à 140 MHz.

766
767 fgt_tx_pll_refclk_freq_mhz
768 TX FGT PLL en mode de référence de l’horloge de référence
769 140.000000
770
771
772 fgt_tx_pll_refclk_freq_itxt
Fréquence d’horloge de référence fractionnelle du mode 773 TX FGT PLL
774 140.0

Option 3 :

1. Modifiez temporairement la fréquence de données F-Tile PMA/FEC Direct PHY Intel FPGA IP de sorte que la fréquence d’horloge de référence TX FGT PLL souhaitée puisse être choisie. Par exemple, un taux de données de 14 000 Mbit/s permet une fréquence d’horloge de référence de 140 MHz en mode entier.
2. Changez le mode TX FGT PLL en mode fractionnel.
3. Rétablissez la fréquence des données souhaitée, par exemple 11 880 Mbit/s.
4. Entrez à nouveau la fréquence d’horloge de référence fractionnelle TX FGT PLL 140 MHz souhaitée.

Ce flux garantit que les fréquences de mode fractionnel et entier TX FGT PLL générées par les Intel® FPGA IP F-Tile PMA/FEC Direct PHY sont les mêmes.

Ce problème est résolu à partir de la version 21.4 du logiciel Intel® Quartus® Prime Pro Edition.