Dans le logiciel Quartus® Prime Pro Edition v21.3 et versions antérieures, vous pouvez voir cette erreur lors de la compilation de conceptions qui incluent l’IP LVDS SERDES FPGA en mode boucle à verrouillage de phase externe (PLL).
Cette erreur se produit lorsque l’IP LVDS SERDES FPGA est répertoriée au-dessus de l’IP IOPLL FPGA dans le fichier de paramètres Quartus® (QSF).
Pour éviter cette erreur, assurez-vous que l’IP IOPLL FPGA est répertoriée au-dessus de l’IP LVDS SERDES FPGA dans le fichier de paramètres Quartus® (QSF).
Un message d’erreur plus utile est prévu pour être ajouté à une future version du logiciel Quartus® Prime Pro Edition.