En raison d’un problème dans la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir cette erreur interne lorsque vous connectez le port « pll_ref_clk » des interfaces de mémoire externe Intel® Stratix® 10 FPGA IP à une source d’horloge non prise en charge telle que la source d’horloge BFM Intel® FPGA IP.
Pour éviter cette erreur, pilotez directement le « pll_ref_clk »de la broched’horloge externe.