ID de l'article: 000087757 Type de contenu: Errata Dernière révision: 04/09/2023

Pourquoi le signal o_rx_pcs_fully_aligned n’est-il pas activé dans ma simulation de Intel® FPGA Hard IP Ethernet F-tile dans Questa* Intel® FPGA Edition lorsque les fonctionnalités IEEE* 1588 PTP, Auto-negotiation (AN) et Link training (LT)...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition, le Intel® FPGA Hard IP Ethernet F-Tile ne configure pas correctement l’environnement de simulation Questa* Intel® FPGA Edition.

    Le Intel® FPGA Hard IP Ethernet F-Tile nécessite la prise en charge de la définition de macros pour la configuration de l’environnement, ce que le simulateur Questa* Intel® FPGA Edition n’a pas.

    Par conséquent, le signal o_rx_pcs_fully_aligned n’est pas affirmé et la simulation ne peut pas terminer la séquence de réinitialisation RX.

    Résolution

    Vous pouvez exécuter des simulations Ethernet Intel® FPGA Hard IP PTP F-Tile avec la simulation OEM Questa* Intel® FPGA Edition à partir de Intel® Quartus® version 22.1 du logiciel Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.