En raison d’un problème dans le simulateur ModelSim* de Siemens v2021.2 et les versions antérieures, vous pouvez observer cette erreur lors de la simulation du DSP à virgule fixe native Stratix® 10 FPGA cœur IP si vous exécutez le script de simulation « msim_setup.tcl » et utilisez l’option « elab ».
Pour contourner ce problème, utilisez l’option « elab_debug » ou utilisez « vsim -voptargs=+acc $elabcommand ».
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.