ID de l'article: 000087700 Type de contenu: Errata Dernière révision: 18/04/2022

Pourquoi le signal o_rx_pcs_fully_aligned n’est-il pas indiqué dans ma simulation ethernet F-Tile Intel® FPGA Hard IP lorsque l’IEEE 1588 PTP et FEC sont activés ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition v21.2, le Intel® FPGA Hard IP Ethernet F-Tile ne configure pas correctement l’environnement de simulation lorsque le paramètre PTP IEEE 1588 est activé et que le paramètre du mode FEC est configuré sur toute autre valeur que « Aucune ». En conséquence, le signal o_rx_pcs_fully_aligned n’est pas indiqué et la simulation n’est pas en mesure de terminer la séquence de réinitialisation RX.

    Résolution

    Pour résoudre ce problème dans le logiciel Intel Quartus Prime Pro Edition v21.2, procédez comme suit :

    1. Ajoutez l’option d’élaboration suivante à votre script de simulation :
      +définir+SKIP_SIM_MODEL_LOG2_MRK
    2. Définir le chemin hiérarchique suivant vers l’instance Intel FPGA Hard IP F-Tile Ethernet dans le testbench de simulation :
      « définir QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

      Un. À titre d’exemple, reportez-vous au chemin hiérarchique suivant : eth_f_hw__tiles.z1577a_x0_y166_n0

      B. L’emplacement se trouve dans le nom du fichier généré associé, __z1577a_.mif, qui se trouve dans le dossier de votre projet après avoir réalisé l’étape « Support-Logic Generation » dans le logiciel Intel Quartus Prime Pro Edition.

      c. En tant que alternative, le planificateur de puces peut être utilisé pour trouver l’emplacement de l’instance Intel FPGA Hard IP Ethernet F-Tile. Cette procédure nécessite l’exécution de l’étape « place » du Fitter avant d’ouvrir le planificateur de puces.

    3. Définissez la valeur du paramètre LOG2_MRK dans le testbench de simulation.

    Un. Pour les configurations de Intel FPGA Hard IP Ethernet F-Tile 25G et 100G, ajoutez la définition suivante de paramètre dans votre testbench :
        defparam ' QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5 ;

    B. Pour les configurations Ethernet F-Tile 50G, 200G et 400G Intel FPGA Hard IP, ajoutez la définition suivante des paramètres dans votre testbench :
       defparam ' QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6 ;

     

    Remarque 1 :

    Pour savoir comment mettre en œuvre cette solution de contournement, reportez-vous à l’exemple de conception de simulation F-Tile Ethernet Intel hard IP avec IEEE 1588 PTP + FEC Simulation Design. Les modifications décrites dans cette solution de contournement se trouvent dans les fichiers suivants :

    Le script de simulation VCS* et VCS MX* se trouve sur la voie suivante :

    /example_testbench/run_vcs.sh

    Le script de simulation ModelSim* et Questa* se trouve sur la voie suivante :

    /example_testbench/run_vsim.do

    Le fichier testbench de simulation se trouve sur la voie suivante :

    /example_testbench/basic_avl_tb_top.sv

    Le fichier Quartus généré __z1577a_.mif peut être trouvé sur la voie suivante :

    /hardware_test_design/__z1577a_.mif

     

    L’Ethernet F-Tile Intel FPGA Hard IP avec exemple de conception PTP IEEE 1588, par défaut, définit la cible à x0_y0_n0 dans le testbench de simulation. Dans la conception du système dans laquelle la x0_y0_n0 tile n’existe pas ou n’est pas la vignette sélectionnée, la valeur valeur définie dans le testbench doit être modifiée manuellement.

     

    Remarque 2 :

    La valeur par défaut du paramètre LOG2_MRK est définie sur 4 pour les variantes Ethernet F-Tile Intel FPGA Hard IP sans IEEE 1588 PTP et FEC activés.

    Le logiciel Intel Quartus Prime Pro Edition v21.2 ne prend en charge qu’une seule valeur LOG2_MRK paramètre pour l’ensemble d’une vignette F. Lorsque vous travaillez sur une conception comportant plusieurs instances de la Intel FPGA Hard IP Ethernet F-Tile qui nécessitent des valeurs LOG2_MRK différentes, posées sur une seule vignette F, la simulation devra être reproduite pour chaque valeur LOG2_MRK captant les résultats des instances Intel FPGA Hard IP Ethernet F-Tile auxquelles LOG2_MRK paramètre a été correctement défini.

    Les instances Ethernet F-Tile Intel FPGA Hard IP dont la valeur du paramètre LOG2_MRK est incorrecte ne fonctionnent pas comme prévu.

     

    Remarque 3 :

    Pour simuler une conception de système multi-tuiles, assurez-vous que les étapes 2 et 3 de la solution de contournement sont implémentées uniquement pour la vignette associée au ou les Intel FPGA Hard IP Ethernet F-Tile avec IEEE 1588 PTP et FEC activés.

    Ce problème est résolu à partir de la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

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    FPGA et FPGA SoC Intel® Agilex™ 7 série I

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