ID de l'article: 000087618 Type de contenu: Messages d'erreur Dernière révision: 09/01/2023

Erreur : essai.xcvr_fpll_a10_0 : impossible de calculer une fréquence d’horloge de référence valide compte tenu de la fréquence de sortie souhaitée, de la largeur pma sélectionnée et du facteur de division d’horloge mcbg. Votre sélection de...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 Cyclone® 10 IP fPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez cette erreur dans le logiciel Intel® Quartus® Prime lors de l’implémentation d’une PLL fractionnelle (fPLL) d’émetteur-récepteur (XCVR) dans Intel® Arria® 10 périphériques avec unell en cascade en aval et un mode d’exploitation réglés sur la liaison de compensation des retours dans le gui de propriété intellectuelle (IP) fPLL.

    Résolution

    Pour éviter cette erreur, reportez-vous à la fiche technique Intel® Arria® 10 et vérifiez que la fréquence d’entrée du fPLL est dans la spécification fCASC_PFD minimale et maximale (Tableau 30) et que la fréquence de sortie est égale ou supérieure à la fréquence de sortie prise en charge (Tableau 19).

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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