ID de l'article: 000087550 Type de contenu: Dépannage Dernière révision: 06/06/2023

Pourquoi mon timing se dégrade-t-il après la mise en œuvre du calcul de l’horloge basé sur le niveau du secteur distribué ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour Contrôle d'horloge
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le gating d’horloge basé sur le niveau du secteur distribué dans Intel® Stratix® 10 ou Intel Agilex® 7 périphériques entraîne une restriction d’hyper-retimation pour tout chemin traversant un secteur d’horloge dans un autre, ce qui peut entraîner une dégradation des performances. Par conséquent, le gating d’horloge basé sur le niveau du secteur distribué n’est pas recommandé pour les domaines d’horloge haute fréquence ou pour les conceptions de grande taille, qui sont mis en œuvre dans plusieurs secteurs d’horloge et qui dépendent de l’hyper-retiming.

    Résolution

    Cette restriction d’hyper-retiming devrait être supprimée dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Intel® Agilex™ 7

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