ID de l'article: 000087360 Type de contenu: Dépannage Dernière révision: 09/07/2018

Pourquoi le cœur IP PCIe* Stratix® 10 déduit-il un loquet lorsqu’il est utilisé en mode port racine ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lors de l’utilisation du cœur IP PCIe* Stratix® 10 en mode port racine, l’avertissement de loquet inféré suivant sera signalé pendant l’analyse et la synthèse :

Avertissement (13228) : Avertissement Verilog HDL ou VHDL à altera_pcie_s10_rp_reg.sv(368) : verrou inféré pour le eop_cycles net[3]

Ce problème a été confirmé comme étant un bogue.

Résolution

Il n’existe aucune solution de contournement pour ce problème.

Ce problème est résolu à partir de la version 18.1 du logiciel Quartus® Prime Pro Edition

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FPGA et FPGA SoC Intel® Stratix® 10

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