ID de l'article: 000087343 Type de contenu: Dépannage Dernière révision: 10/05/2017

Existe-t-il un problème connu dans le logiciel Quartus Prime concernant la vérification de la règle des E/S du convertisseur analogique-numérique (ADC) dans MAX 10 périphériques ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour cœur ADC modulaire
  • FPGA Intel® IP pour core modulaire à double ADC
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui, en raison d’un problème dans Quartus® les versions 16.1.2 du logiciel Prime et versions antérieures, le fitter n’effectue pas la vérification physique de la règle de restriction des E/S de l’analogique-numérique (ADC) dans MAX® 10 périphériques.

    Ces règles définissent le nombre d’E/S à usage général (GPIO) autorisés dans une banque particulière en fonction de la puissance du lecteur des E/S, lors de l’utilisation des ADC dans la conception. Ces règles s’appuient sur le calcul du bruit afin d’analyser avec précision l’impact du placement des E/S sur les performances de l’ADC.

    Contournement

    Ce problème est résolu dans la version 17.0 du logiciel Quartus Prime.

     

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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