ID de l'article: 000087213 Type de contenu: Dépannage Dernière révision: 15/06/2020

Pourquoi est-ce que je vois des violations de temps d’attente lorsque j’utilise plusieurs instances d’une IP d’émetteur-récepteur Stratix® 10 E-Tile ? 

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Émetteur-récepteur natif PHY E-Tile Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez constater des violations de temps d’attente causées par des chemins erronés non coupés lors de l’utilisation de plusieurs instances d’une adresse IP d’émetteur-récepteur Stratix® 10 E-tile.

    Les violations du temps d’attente impliquent des registres AIB cadencés à partir de deux instances IP d’émetteur-récepteur indépendantes. Les IP doivent appliquer de faux chemins entre plusieurs canaux au sein d’une IP, mais vous devez appliquer des contraintes SDC de faux chemins entre plusieurs IP d’émetteur-récepteur.

    Résolution

    Pour contourner ce problème, vous pouvez appliquer des contraintes set_false_path dans votre fichier SDC de niveau supérieur.

    L’exemple ci-dessous montre comment appliquer un faux chemin entre deux nœuds d’émetteur-récepteur IP non lié

    Ignore Path :

    set aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

    set aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

    Étape suivante : Définir le faux chemin

    set_false_path -de aib_tx_internal_div_reg_col aib_fabric_transfer_clk_col

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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