ID de l'article: 000087212 Type de contenu: Messages d'erreur Dernière révision: 12/05/2020

Erreur(15744): ( topologie != EHIP_4CH_PTP_FEC ) dans Intel® Quartus® Prime Software version 19.4 et antérieures

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Émetteur-récepteur natif PHY E-Tile Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un bogue dans la version 19.4 et antérieures du logiciel Intel® Quartus® Prime, vous pouvez voir ce qui suit Intel® Quartus® Prime Fitter si vous instanciez deux copies de l’IP matérielle Intel E-Tile pour Ethernet Intel FPGA IP dans la Intel Stratix® 10 et Intel Agilex® 7 FPGA périphériques émetteurs-récepteurs E-Tile.

    Erreur(15653) : Le Fitter ne trouve pas de configuration légale pour les atomes suivants. Mettez à jour tous les cœurs IP de l’émetteur-récepteur PHY obsolètes, corrigez les affectations de broches illégales et recompilez votre conception.
    Erreur(15744) : Dans l’atome <chemin>|alt_ehipc3_0|alt_ehipc3_hard_inst|EHIP_CORE.c3_ehip_core_inst'
    Erreur (15744) : Les paramètres doivent correspondre à une ou plusieurs de ces conditions :
    Erreur(15744): ( topologie != EHIP_4CH_PTP_FEC )

    Cette erreur peut s’afficher lorsque les deux IP matérielles E-Tile Intel pour Ethernet sont configurées pour 100 GbE avec PTP et RSFEC activés, et sont limitées aux blocs PTP adjacents.

    Par exemple :

    • Deux IP matérielles Intel E-Tile pour Ethernet configurées pour 100 GbE avec PTP et RSFEC activés, contraintes d’utiliser des emplacements EHIP EHIP_CORE_0 et EHIP_CORE_1 peuvent ne pas s’adapter
    • Deux IP matérielles Intel E-Tile pour Ethernet configurées pour 100 GbE avec PTP et RSFEC activés, contraintes d’utiliser des emplacements EHIP EHIP_CORE_2 et EHIP_CORE_3 peuvent ne pas s’adapter
    • Deux IP matérielles Intel E-Tile pour Ethernet configurées pour 100 GbE avec PTP et RSFEC activés, contraintes d’utiliser des emplacements EHIP EHIP_CORE_0 et EHIP_CORE_2 peuvent convenir
    • Deux IP matérielles Intel E-Tile pour Ethernet configurées pour 100 GbE avec PTP et RSFEC activés, contraintes d’utiliser des emplacements EHIP EHIP_CORE_1 et EHIP_CORE_3 peuvent convenir
    Résolution

    Ce problème est résolu dans Intel® Quartus® version 20.1 et versions ultérieures du logiciel Prime.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Intel® Agilex™ 7

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