L’erreur d’installateur suivante peut être constatée dans un projet mettant en œuvre deux interfaces de mémoire externe indépendantes Intel® Cyclone®10 DDR3 IP placées sur les banques d’E/S dans la même colonne d’E/S qui partagent un signal de réinitialisation connecté à leurs ports global_reset_n mais ne partagent pas d’horloges :
Erreur (18090) : la mémoire externe et les interfaces PHYLite doivent partager les signaux d’horloge et de réinitialisation courants lorsqu’ils sont limités à la même colonne d’E/S. Les signaux contradictoires suivants ont été trouvés :
Info (18087) : signal : |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
Info (18087) : signal : |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
Dans cette configuration, les ports IP global_reset_n DDR3 doivent être connectés au même signal de réinitialisation. Notez que le partage d’horloge DDR3 (horloge de référence pll ou horloges de cœur) est facultatif.
Pour contourner cette erreur de fitter :
- Assurez-vous que le paramètre IP Intel® Cyclone® 10 DDR3 diagnostics > conception d’exemple > Activer l’issp (In-System-Sources-and-Probes) n’est pas sélectionné.
- S’il y a une cession ISSP dans le fichier .qsf du projet comme illustré ci-dessous, commentez-le ou supprimez-le.
set_global_assignment nom VERILOG_MACRO « ALTERA_EMIF_ENABLE_ISSP=1 »
L’activation de l’ISSP dans un projet fait que les signaux de réinitialisation IP DDR3 sont interprétés par le logiciel Intel Quartus® Prime Pro Edition comme étant différents, même s’ils sont connectés à la même source de signal.