ID de l'article: 000087204 Type de contenu: Dépannage Dernière révision: 24/11/2011

Pour les contrôleurs SDRAM DDR2 et DDR3 avec UniPHY, les conceptions sans échec dans les périphériques Stratix V

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Si vous ciblez des périphériques Stratix V avec un cœur IP sans mise à niveau, la conception échoue.

    Résolution

    Pour contourner ce problème, désactivez les broches DM. Le MegaWizard interface ne prend pas en charge la conception sans niveliser le ciblage Stratix V périphériques (l’option est désactivée), mais vous pouvez générer une Stratix Conception en V avec mise à niveau.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.