ID de l'article: 000087203 Type de contenu: Dépannage Dernière révision: 19/08/2013

Fréquence de coreclkout signalée incorrectement pour Stratix V Hard IP pour le cœur IP PCI Express lorsque la PLL ATX est utilisée

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    La fréquence coreclkout est signalée incorrectement pour la Stratix V Hard IP pour PCI Express IP Core lorsque l’ATX PLL est utilisé dans les périphériques de 1e génération. Le logiciel Quartus II signale une fréquence car coreclkout c’est la moitié de la fréquence réelle.

    Résolution

    La solution de contournement consiste à ajouter la contrainte de conception Synopsys suivante (SDC) pour coreclkout:

    create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    Par exemple, si TimeQuest signale une horloge de 16 ns, la SDC est :

    create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

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