ID de l'article: 000087200 Type de contenu: Dépannage Dernière révision: 17/04/2012

Stratix V Hard IP pour le registre d’adresses de base du port de racine PCI Express ne fonctionne pas correctement

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Le signal de sortie rx_st_bardec ne fonctionne pas correctement Variantes du port de racine du processeur Stratix V Hard IP pour cœur IP PCI Express. Le rx_st_bardec signal ne s’affirme pas pour les premières données cycle de MRd , MWr et IOWR IORD TNP lorsque l’adresse du TLP correspond à la plage d’adresses d’un BAR.

    Résolution

    La solution de contournement consiste à mettre en œuvre la logique de décodage BAR pour Les ports racine dans la logique utilisateur pour déterminer quel BAR (BAR0 ou BAR1) est une cible TLP. Vous pouvez déterminer les paramètres BAR de votre racine Logiciel de configuration des ports. Vous pouvez également déterminer les paramètres en décodant la configuration de Type 0 écrit que le Le port racine est envoyé sur Avalon-ST pour installer les registres BAR dans le Port racine.

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    Cet article concerne 1 produits

    FPGA Stratix® V

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