Il est possible que vous voyiez cette erreur lors de l’utilisation du Intel® FPGA IP PLL avec les périphériques Stratix® V, Arria® V et Cyclone® V et en spécifiant les changements de phase pour plusieurs horloges de sortie. L’IP peut indiquer cette erreur si un ou plusieurs paramètres de transfert de phase ne sont pas atteignables. Cependant, il peut également lister les paramètres de mise à niveau de phase réels qui sont également invalides.
Pour obtenir les paramètres de transfert de phase aussi près que possible de ce que vous souhaitez pour les fréquences d’horloge de sortie multiples, utilisez l’option d’activation de la sortie physique et entrez manuellement les valeurs des compteurs M et N pour obtenir une fréquence de VCO qui vous permet d’atteindre les fréquences de sortie requises ainsi qu’une résolution adaptée à l’étape de phase.