ID de l'article: 000087134 Type de contenu: Dépannage Dernière révision: 30/06/2014

Le signal rx_recovered_clk de la fonction MegaCore 40-100GbE MAC et PHY est manquant dans l’interface de haut niveau

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Si vous activez la prise en charge De l’Ethernet synchrone dans le 40-100GbE éditeur de paramètres avec le paramètre de prise en charge Enable SyncE, le cœur IP est configuré avec deux horloges de référence d’entrée, une référence horloge pour RX CDR PLL et une horloge de référence pour le PLL TX. En outre, l’horloge récupérée RX doit être un cœur IP externe Signal. Cependant, le signal d’horloge récupéré par RX n’est pas visible à niveau supérieur du cœur IP.

Résolution

Ce problème n’a aucune solution de contournement.

Ce problème est résolu dans la version 14.0 des processeurs 40 et 100 Gbit/s Ethernet MAC et PHY MegaCore fonctionnent.

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