ID de l'article: 000087118 Type de contenu: Dépannage Dernière révision: 23/11/2011

Messages d’avertissement relatifs à la synchronisation des contrôleurs QDR II et QDR II SRAM avec UniPHY et RLDRAM II avec UniPHY lors du partage des PLL sur Stratix périphériques V

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Lorsque vous créez instantanément une conception en mode esclave PLL/DLL sur un Stratix V, l’Analyseur de synchronisation TimeQuest peut afficher des messages d’avertissement semblable à ce qui suit :

Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed.
Résolution

Ce problème n’a aucune solution de contournement. Les messages d’avertissement peuvent être ignorés en toute sécurité ; cependant, ne comptez pas sur la précision du produit résultant l’analyse du timing.

Produits associés

Cet article concerne 1 produits

FPGA Stratix® V

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Avertissement

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