ID de l'article: 000087101 Type de contenu: Messages d'erreur Dernière révision: 09/06/2014

Avertissement (332056) : la vérification croisée des PLL a trouvé des paramètres d’horloge PLL incompatibles

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Il est possible que vous rencontriez l’avertissement ci-dessus lors de la compilation de l’IP XAUI PHY à l’aide du logiciel Quartus® II version 13.1 pour Arria® V,Cyclone® V et Stratix lesémetteurs-récepteurs® V. Cela est dû aux contraintes SDC manquantes pour les horloges IP XAUI PHY.
    Résolution

    Pour résoudre ce problème, ajoutez les contraintes SDC suivantes pour les horloges IP XAUI PHY avant d’exécuter la compilation :

    de nom create_clock période get_ports pll_ref_clk
    de <>derive_pll_clocks

    Produits associés

    Cet article concerne 12 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT

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    Avertissement

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