ID de l'article: 000087073 Type de contenu: Dépannage Dernière révision: 20/08/2018

Pourquoi l’IP dure Intel® PCIe* fonctionne-t-elle en timer timer récursif, en capotage de lecture num et en récupération de liaison lors de l’envoi du trafic ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V GZ
  • FPGA Intel® IP hard IP pour PCI Express* Stratix® Avalon-MM
  • FPGA Intel® IP hard IP pour PCI Express* Stratix® V
  • IP_Compiler pour PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Il est possible que vous voyiez un dépassement de délai, un déploiement et une récupération en raison d’un dépassement de mémoire tampon du pointeur SOP (Démarrage du paquet). Le tampon de pointeur SOP peut déborder pendant la rediffusion en raison d’un message d’erreur interne ou de TNP envoyés par l’utilisateur pour la transmission lorsque les conditions de déclenchement suivantes sont respectées :

    - Les paquets ACK sont perdus ou non reçus par Intel® PCIe* Hard IP dans des conditions de liaison à taux d’erreur élevé

    - Le partenaire de liaison n’est pas en mesure d’activer les paquets ACK à intervalles réguliers selon les spécifications pour des raisons inconnues


    Si les conditions de déclenchement ci-dessus persistent, il est possible que le tampon de pointeur SOP interne atteigne l’état complet. Chaque rediffusion suivante entraîne un débordement en raison de la planification des messages d’erreur (timeout de lecture, retransmission de replay num) ou si les TNP sont envoyés du côté de l’utilisateur pour la transmission.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ce problème ne sera pas résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 7 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Arria® V GZ
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® II GT
    FPGA Stratix® II GX

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    Avertissement

    1

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