Problème critique
Descriptif
Il est possible que vous voyiez cette erreur lors de la simulation d’un modèle de simulation VHDL en double précision ALTERA_FP_MATRIX_MULT IP dans le Mentor Modelsim ou Aldec Barrette-PRO Logiciel.
Résolution
Pour contourner ce problème, utilisez le modèle de simulation Verilog HDL, ou sélectionnez Autoriser la simulation en langage mixte lors de la génération de la simulation VHDL Modèle.