ID de l'article: 000087038 Type de contenu: Dépannage Dernière révision: 28/10/2013

Timeout du timer de lecture de l’hôte rare pour Stratix V Hard IP pour PCI Express IP Core

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Les timeouts du timer de lecture de l’hôte rares peuvent se produire, car le Stratix V Hard IP pour PCI Express IP Core ignore rarement la transmission ACK DLLP d’un paquet reçu donné. Ce problème ne se produit que lorsque la Stratix V Hard IP pour PCI Express IP Core reçoit une flux séparé de paquets avec de grands décalages entre les paquets. Ce problème ne se produit pas lors de la réception d’un flux continu de Paquets.

    Ce problème n’affecte pas la fonctionnalité car la rediffusion le mécanisme timer garantit la retransmission des données. Ce problème ne s’applique pas affectent le débit en raison de son apparition très rare.

    Résolution

    Aucune solution de contournement n’est disponible.

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® V
    FPGA et FPGA SoC Arria® V

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