En raison de la limitation d’accès au port JTAG après la configuration dans Stratix périphériques V ES, vous pouvez constater cette erreur lors du débogage sur puce avec SignalTap™ II Logic Analyzer.
Cette limitation est fixe dans Stratix les périphériques de production V. Reportez-vous à la feuille Errata et aux directives sur les Stratix les périphériques V ES (PDF).