ID de l'article: 000086981 Type de contenu: Dépannage Dernière révision: 18/05/2013

Stratix V Avalon-MM Ip dur pour PCI Express, modification du signal de cœur IP lorsque plusieurs paquets par cycle sont activés

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version 12.0 du logiciel Quartus II, si vous activez Plusieurs paquets par cycle dans la Stratix V Hard IP pour PCI Express INTERFACE GRAPHIQUE IP Core, les ports de haut niveau suivants passent du bit à deux bits : rx_st_valid rx_st_err , tx_st_valid et tx_st_err . Bit 1 de chaque vecteur 2 bits s’applique aux deux qhts supérieurs des données. Le bit 0 de chaque vecteur s’applique pour les deux q iots inférieurs de données. L’IP dure Stratix V pour le Guide de l’utilisateur PCI Express définit ces ports comme un seul Peu.

    Résolution

    Ce problème est résolu dans la version 12.0 SP1 du Quartus II Logiciel..

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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