ID de l'article: 000086966 Type de contenu: Dépannage Dernière révision: 24/11/2011

La conception d’exemple d’UniPHY échoue en tant qu’esclave sur les contrôleurs SDRAM DDR2 et DDR3

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

En mode esclave, l’interface MegaWizard instantanéifie la PLL dans le fichier example_top.v. Cependant, pour l’exemple DDR2 et DDR3 SDRAM conceptions, l’assistant ne parvient pas à connecter l’horloge d’activation DQS à l' PLL.

Résolution

Pour contourner ce problème, modifiez example_top.v pour vous connecter le DQS active l’horloge (pll_dqs_ena_clk) au port c4 de la PLL :

pll_memphy upll_memphy( .areset (~global_reset_n), .inclk0 (pll_ref_clk), .c0 (pll_afi_clk), .c1 (pll_mem_clk), .c2 (pll_write_clk), .c3 (pll_addr_cmd_clk), .c4 (pll_dqs_ena_clk), .c5 (pll_avl_clk), .c6 (pll_config_clk), .locked (pll_locked) );.

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.