ID de l'article: 000086932 Type de contenu: Dépannage Dernière révision: 14/11/2018

Pourquoi le signal MAX® 10 DDR2 mem_odt ne bascule-t-il pas pendant l’étalonnage, à la fois dans la simulation RTL et dans le fonctionnement du matériel ?

Environnement

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP UniPHY avec contrôleur DDR2 SDRAM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le MAX® 10 DDR2 IP, le signal mem_odt ne bascule pas pendant l’étalonnage. Bien qu’il s’agisse d’un comportement incorrect pour le signal mem_odt lors de l’étalonnage, il n’y a pas d’impact fonctionnel sur l’interface DDR2.

    Après l’étalonnage, le signal mem_odt bascule comme prévu lors des transactions d’écriture en mémoire.

    Résolution

    Ce problème est prévu pour être résolu dans la version 19.1 de Quartus® Prime Standard.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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