La commande de la carte d’adresses DDR4 est définie par le paramètre de l’onglet contrôleur IP DDR4 -> Efficiency -> AddressIng
Il existe 3 combinaisons de commandes prises en charge des paramètres suivants :
- CID (ID de puce dans une interface empilée)
- CS (puce sélectionnée dans une interface mutiple rank)
- Ligne
- Colonne
- Banque
- BG (groupe banque)
Pour les interfaces à plusieurs rangs, la largeur de la CS est d’un bit pour le double grade et de deux bits sur celle de quatre rangs. Pour une interface à un seul grade, il n’y a pas de bit CS.
Pour les interfaces utilisant une pile 3D ou une connexion via silicium, le DIC est d’une largeur d’un bit pour une pile de 2 hauteurs et de deux bits de large pour une pile de 4 hauteurs. Pour une interface non empilée, il n’y a pas de bits CID.
La ligne, la colonne, la largeur de l’adresse bancaire et la largeur du groupe de banque sont définies dans la fiche technique DDR4.
La somme des largeurs des paramètres d’adresses CID, CS, BG, Row, Colonne et Banque est de 3 bits supérieure à la largeur du port d’adresse Avalon.
Les 3 bits inférieurs de l’adresse de colonne sont réglés sur 0 dans le contrôleur, car la largeur du bus Avalon est huit fois supérieure à celle du bus de données externe dans une interface à taux trimestriel. Par conséquent, les 3 bits inférieurs pour l’adresse de colonne sont supprimés lorsqu’ils sont mis en mappés à l’adresse Avalon.
Vous trouverez ci-dessous un exemple de mappage des adresses IP DDR4 utilisant des composants de mémoire possédant une seule puce et des paramètres de largeur d’adresse :
Ligne 16, colonne 10, Banque 2, Banque Group 2. La commande d’adresses est CS-CID-Row-Bank-Col-BG.
La largeur d’adresse du bus Avalon est de 27 bits indiquée comme amm_address[26.0] dans l’affichage du symbole IP Block ou dans la description du port de fichier de haut niveau RTL.
Le mappage est :
Ligne[15.0] = amm_address[26:11]
Banque[1.0] = amm_address[10:9]
Col[9.3] = amm_address[8:2]
Bank Group[1.0] = amm_address[1:0]
Ce flux de mappage des adresses est applicable à toutes les configurations prises en charge par Intel® Stratix® 10, Intel Arria® 10 et Intel Cyclone® 10 interfaces mémoire externes IP pour DDR4, DDR3, DDR3L et LPDDR3.
Ces informations devraient être ajoutées dans une version ultérieure des guides d’utilisation IP de l’interface IP Intel Stratix 10, Intel Arria 10 et Intel.