ID de l'article: 000086929 Type de contenu: Dépannage Dernière révision: 05/06/2018

Pourquoi les Intel® Arria® 10 ou les Intel Stratix® configuration 10 DQ/DQS x4 ne suivent-ils pas la documentation de placement des broches et les broches DQ/DQS dans la Intel Quartus® Planificateur de broches Prime ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque l’IP EMIF est configurée en tant que DDR3 ou DDR4 avec x4 groupes DQ/DQS, le Quartus® Prime peut attribuer automatiquement des broches DQ aux emplacements de broches qui ne suivent pas les groupes x4 DQ/DQS définis dans les fichiers pin-out du périphérique.

    Résolution

    Dans l’architecture Intel® Arria® 10 ou Intel Stratix® 10 E/S pour la configuration x4 DQ/DQS, il est légal d’attribuer une broche DQ à tout emplacement DQ E/S sur une voie x12 E/S.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Intel® Stratix® 10

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