Dans les conceptions ciblant les Arria® de préproduction de 10 périphériques SoC (ES, ES2) avec le correctif logiciel IOPLL activé, l’interconnexion SDRAM L3 dans le système de processeur dur (HPS) peut être endommagée après une réinitialisation HPS à froid ou tiède et entraîner des transactions incomplètes lors de l’accès aux registres de mémoire SDRAM externes ou de mémoire mis en mémoire connectés à HPS dans l’Interconnexion SDRAM L3.
Ce problème est de nature très intermittente et n’a été observé qu’après un grand nombre de cycles de réinitialisation HPS lorsque le Arria 10 Interfaces mémoire externes pour l’entrée global_reset_n d’instance HPS IP est revendiquée par une sortie HPS reset. Une fois qu’elle est endommagée, l’accès à l’interconnexion SDRAM L3 par tout maître du HPS ou de FPGA partie de la SoC peut entraîner le verrouillage de l’interconnexion. Les symptômes comprennent un démarrage HPS qui s’arrête de manière intermittente immédiatement après l’indication de la console de démarrage U de FPGA fin de la configuration ou le succès de l’étalonnage HPS SDRAM.
Pour récupérer de l’état de verrouillage, l’interconnexion SDRAM L3 doit être réinitialisée. Si le verrouillage découle d’un accès au maître HPS, l’ensemble du HPS doit être à froid ou à chaud pour la récupération, sinon il peut être possible de réinitialiser l’interconnexion sous contrôle logiciel à l’aide du bit de registre brgmodrst.ddrsch dans le Gestionnaire de réinitialisation dans le HPS.
Ce problème peut être éviter en connectant de manière permanente l’entrée de l’instance IP HPS EMIF global_reset_n à son état logique inactif à un état élevé. Si cela n’est pas compatible avec votre application, contactez Altera pour obtenir de l’aide et une solution de contournement du séquençage pour votre application.
Remarque : ce problème n’entraîne que la préproduction des effets (ES2) Arria les périphériques SoC 10 lorsque le correctif logiciel erratum IOPLL est activé. Ce problème n’est pas effectif sur les appareils de production.