ID de l'article: 000086912 Type de contenu: Dépannage Dernière révision: 25/09/2018

Quel est le comportement des signaux d’état du générateur de trafic dans la conception de l’exemple IP INTEL® ARRIA® 10 et Intel® Stratix® 10 EMIF ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
    FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le signal traffic_gen_pass va passer haut s’il n’y a pas d’erreurs bits et les boucles de test pour un nombre spécifique de cycles. En mode de test de boucle infinie, le signal traffic_gen_pass ne sera jamais élevé.

Le signal de traffic_gen_fail est élevé chaque fois qu’un signal de pnf_per_bit (pnf = pas de réussite échoue) est faible, quel que soit le nombre de boucles que le test effectue.

Le signal traffic_gen_timeout passe haut lorsqu’il y a un temps d’arrêt en raison d’un problème avec le générateur de trafic.

Résolution

Tous les signaux d’état du générateur de trafic restent faibles si l’interface ne parvient pas à l’étalonnage.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Arria® 10

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