Lors de l’utilisation de l’IP DDR3 ou DDR4 EMIF Intel® Arria® 10 ou Intel® Stratix®, si les options de paramètre de l’onglet E/S FPGA > fréquence d’adresse/commande > taux de fiente et d’horloge de mémoire > taux slew sont définies sur des valeurs différentes, ce message d’avertissement s’affiche :
Avertissement : .emif_0 : lorsque les signaux d’adresse/de commande et les signaux d’horloge de la mémoire n’utilisent pas le même paramètre de fréquence d’actualisation, les signaux utilisant le paramètre « Lent » sont différés par rapport aux signaux utilisant le paramètre « Fast ». Pour une analyse précise de la synchronisation, vous devez réaliser une simulation d’E/S et inclure manuellement le retard dans la configuration de la carte. Pour éviter le problème, utilisez le même paramètre de fréquence de banc d’essai pour les signaux d’adresse/de commande et les signaux d’horloge de la mémoire chaque fois que possible.
Cet avertissement s’applique uniquement aux simulations au niveau de la carte et ne nécessite aucun ajustement de retard dans les paramètres de la conception de la carte de circuits imprimés ou de la carte IP.
Pour les marges de synchronisation de l’en-tête, la recommandation générale est d’utiliser des débits rapides pour les signaux d’adresse/de commande, l’horloge de la mémoire et les résiliations externes afin de garantir une bonne intégrité du signal.
Dans les simulations de cartes, l’utilisation de débits de bancs d’essai rapides peut présenter un problème d’intégrité du signal déformé, tel que des verticales ou une forme d’ondes non monotonique dans la région de seuil de commutation des E/S SSTL, ce qui peut faire envisager à un concepteur des options de taux de nucléation lentes pour l’adresse/signal de commande ou l’horloge de mémoire, ou les deux à la fois. Cela se voit généralement sur les signaux d’adresse/de commande dans les configurations DIMM où la possibilité de modifier les résiliations du signal est limitée.
En raison des limitations de la tolérance à la corrélation du modèle IBIS et de la précision du modèle de carte dans la simulation, le problème d’intégrité du signal rapide du taux de slew ne peut être constaté que dans les simulations et non dans le fonctionnement matériel.
Si un problème d’intégrité du signal est observé dans des simulations à taux d’intégrité rapide, il est recommandé de mesurer le même signal au même endroit dans le matériel avec un oscill appareil pour vérifier si le problème d’intégrité du signal est également constaté lors d’un fonctionnement matériel. Si c’est le cas, l’utilisation de différents débits pour les signaux d’adresse/de commande et l’horloge est toujours une approche valide et l’étape d’étalonnage de l’adresse/commande permettra d’améliorer l’adresse/la commande pour la configuration de l’horloge et les marges de temps de maintien.