ID de l'article: 000086884 Type de contenu: Dépannage Dernière révision: 12/09/2019

Pourquoi la fréquence générée par PHY Lite pour les interfaces parallèles Intel® Arria® 10 FPGA IP est-elle différente de la fréquence d’entrée utilisateur ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® Arria® 10 IP PHY Lite pour interfaces parallèles
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 19.1 du logiciel Intel® Quartus® Prime Pro Edition et la version 18.1 du logiciel Intel® Quartus® Prime Standard Edition, vous pouvez constater que la fréquence d’horloge de l’interface, la fréquence d’horloge de référence PLL et la fréquence d’horloge VCO du Lite PHY pour interfaces parallèles Intel® Arria® 10 FPGA IP générée sont différentes de la fréquence d’entrée de l’utilisateur. Lorsque vous réalisez une simulation RTL, vous verrez que la fréquence utilisée est la fréquence d’entrée de l’utilisateur au lieu de la fréquence dans le rapport de compilation.

    Par exemple,

    Résolution

    Pour éviter l’erreur d’arrondissement dans la simulation RTL, les fréquences sont roundées jusqu’au numéro pair le plus proche afin que chaque bord d’horloge soit aligné pendant la simulation. Cependant, sur le matériel réel, la fréquence sera la fréquence dans le rapport de compilation.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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