ID de l'article: 000086862 Type de contenu: Dépannage Dernière révision: 18/06/2019

Pourquoi les temps d’activation/de désactivation de sortie d’un bus représentent-ils la valeur minimale de tous les bits du bus ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 19.1 du logiciel Intel® Quartus® Prime Pro Edition, les temps d’activation/de désactivation de la sortie indiquent les retards minimaux au lieu d’afficher la valeur maximale pour les bits de bus. Ce problème se produit lorsque vous ciblez Intel® Stratix® 10 périphériques.

Résolution

Pour contourner ce problème, développez les bits cumulés du bus de données et identifiez manuellement la valeur de retard maximale.

Ce problème a été résolu à partir de la version 19.3 du logiciel Intel® Quartus® Prime Pro Edition.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

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