En raison d’un problème dans la Intel® FPGA IP JTAG-Over-Protocol, l’utilisation du logiciel Intel® Quartus® Prime Pro Edition version 21.1 et 21.2, vous pouvez voir un message d’erreur semblable à ce qui suit lors de la génération du code HDL avec l’option Créer un modèle de simulation = Verilog ou VHDL.
Erreur : add_fileset_file : aucun fichier C:/intelFPGA_pro/21.1/ip/altera/sld/st/intel_st_debug_if/cadence/intel_st_dbg_if_csr_h.sv
lors de l’exécution
« add_fileset_file $current_sim/intel_st_dbg_if_csr_h.sv SYSTEM_VERILOG PATH $current_sim/intel_st_dbg_if_csr_h.sv $attr »
(procédure « add_rtl_files » ligne 25)
invoquée de l’intérieur
« add_rtl_files sim »
(procédure « sim_callback » ligne 2)
invoquée de l’intérieur
« sim_callback intel_st_dbg_if_top »
Un correctif est disponible pour contourner ce problème pour la version 21.1 et 21.2 du logiciel Intel® Quartus® Prime Pro Edition. Téléchargez et installez le correctif à partir du lien approprié ci-dessous.
Télécharger le correctif Intel® Quartus® Prime Pro Edition 21.1, correctif 0.40 pour Windows (.exe)
Téléchargez le correctif Intel® Quartus® Prime Pro Edition 21.1, correctif 0.40 pour Linux (.run)
Téléchargez le readme pour Intel® Quartus® Prime Pro Edition 21.1 Patch 0.40 (.txt)
Télécharger le correctif Intel® Quartus® Prime Pro Edition 21.2, patch 0.13 pour Windows (.exe)
Télécharger le correctif Intel® Quartus® Prime Pro Edition 21.2, correctif 0.13 pour Linux (.run)
Téléchargez le readme pour Intel® Quartus® Prime Pro Edition 21.2 Patch 0.13 (.txt)
Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.