ID de l'article: 000086791 Type de contenu: Dépannage Dernière révision: 01/08/2017

Pourquoi le fPLL de Intel® Arria® 10 périphériques ne verrouille-t-il pas lorsque l’option « Activer l’alignement de la phase » est activée ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 Cyclone® 10 IP fPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans Intel® Arria® 10 périphériques, le calibrage fPLL initial peut tomber en panne lorsque l’option « Activer l’alignement de phase » est activée lorsque le fPLL est en « mode cœur ».

    La raison de ce comportement est que les compteurs de sortie C du fPLL ne sont pas libérés de la réinitialisation lors de la mise sous alimentation en même temps que le compteur de commentaires M. L’étalonnage initial se produit après le lancement du compteur de commentaires, mais avant les compteurs de sortie. Ainsi, l’étalonnage initial échoue car « Activer l’alignement de phase » utilise le compteur C1 comme compteur de commentaires.

    Résolution

    Pour contourner cela, vous devez rétablir le fPLL. Cela nécessite d’ajouter le port de reconfiguration au fPLL et d’effectuer ensuite des lectures/écritures à des emplacements de registre spécifiques en suivant les étapes suivantes :

    1. Modifiez la conception pour activer la reconfiguration fPLL.
    2. Créez la logique dans le cœur qui fait ce qui suit :
      a) Écrivez 0x1 à bits [0] dans l’adresse 0x126 du fPLL. Cela entraîne le fPLL à sélectionner les commentaires internes
      b) Écrivez 0x1 aux bits [1] dans l’adresse 0x100 du fPLL, puis 0x01 à adresser 0x000 du fPLL pour demander à PreSICE de recalibrage le fPLL.  Le recalibrage fPLL doit être effectué lorsque des commentaires internes sont sélectionnés.
      c) Moniteur bit 1 de l’adresse 0x280 du fPLL et attendez que le bit change de 0x0.  Cela indique que le recalibrage est terminé.
      d) Écrivez 0x0 à bits [0] dans l’adresse 0x126 du fPLL. Cela entraîne le fPLL à sélectionner le mode de compensation des commentaires.
      e) Surveiller le signal de verrouillage fPLL ou le bit [0] d’adresse 0x280 du fPLL et attendre que le fPLL se verrouille

    Ces étapes sont également couvertes par la section Commentaire de la PLL et réseau d’horloge en cascade dans le Guide de l’utilisateur de l’émetteur-récepteur PHY Arria® 10.

    Produits associés

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    FPGA et FPGA SoC Intel® Arria® 10

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