Pourquoi les erreurs de compilation se trouvent-elles dans l’exemple de conception VHDL de l’IP EMIF Intel Agilex® 7 périphériques lors de l’utilisation des simulateurs Cadence NCSim* ou Cadence Xcemple* ?

En raison d’un problème dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition et les versions précédentes, il est possible que vous voyiez des erreurs similaires ci-dessous lors de la compilation de l’exemple de conception VHDL pour Intel Agilex® 7 périphériques EMIF IP dans les simulateurs Cadence NCSim* ou Cadence Xcemple*.

ncelab : *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60) : le port de module étranger calbus_rdata_1 de mode d’entrée doit être associé au port/signal de l’entité/ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH composant (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd : ligne 65, position 66).

ncelab : *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60) : les calbus_seq_param_tbl_1 de port de module étrangers du mode d’entrée doivent être associés au port/signal de l’entité/ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH composant (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd : ligne 65, position 66).

Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v21.3.