ID de l'article: 000086708 Type de contenu: Dépannage Dernière révision: 03/10/2017

Le contrôleur mémoire dure Stratix 10 prend-il en charge la synchronisation 2T du bus d’adresses/de commande ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le contrôleur mémoire dure Stratix® 10 fonctionne à un timing 1T pour le bus d’adresses/de commande. Il n’a pas la possibilité de sélectionner la synchronisation 2T.

    Résolution

    Si la synchronisation 2T du bus d’adresses/de commande est nécessaire, choisissez l’option PHY seule dans l’éditeur IP Stratix 10 EMIF et développez votre propre contrôleur personnalisé. Notez que l’étalonnage est toujours effectué en tenant pour une synchronisation 1T, ce qui est sûr pour la tonte des opérations 1T ou 2T.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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