ID de l'article: 000086705 Type de contenu: Messages d'erreur Dernière révision: 06/07/2017

Avertissement critique (16643) : trouvé IO_STANDARD affectations trouvées pour une broche « ref_clk » ayant plusieurs valeurs. Utiliser la valeur : « LVDS »

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® Arria® 10 IP PHY Lite pour interfaces parallèles
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Après avoir généré l’horloge de référence PHYLite pour les interfaces parallèles Intel® FPGA IP, son horloge de référence de boucle à verrouillage de phase (PLL) est une horloge d’entrée à fin unique avec une norme d’E/S déterminée par l’onglet général IP > les paramètres d’E/S > paramètre standard des E/S.
Une horloge de référence PLL différentielle avec norme D/S LVDS est également prise en charge et est implémentée en ajoutant une contrainte standard DSF E/S :
set_instance_assignment nom IO_STANDARD LVDS à <ref_clk>

Cela entraîne l’avertissement critique.

Résolution

Vous pouvez ignorer en toute sécurité cet avertissement critique.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA et FPGA SoC Intel® Stratix® 10

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