ID de l'article: 000086691 Type de contenu: Dépannage Dernière révision: 17/12/2019

Pourquoi le signal d’horloge de sortie du Intel® FPGA IP ALTCLKCTRL est-il collé haut dans Intel® Arria® les périphériques 10 SX ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP ALTCLKCTRL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime, il est possible que vous voyiez que pour Intel® Arria® les périphériques 10 SX, le signal d’horloge de sortie ALTCLKCTRL Intel® FPGA IP est bloqué haut lorsqu’il est affecté à l’emplacement CLKCTRL_2L_G_I17 .

    Résolution

    Pour contourner ce problème, créez une instance dystème du Intel® FPGA IP ALTCLKCTRL, puis ajoutez les affectations suivantes dans le fichier des paramètres Quartus (.qsf) pour préserver l’instance de d état et régler l’emplacement de CLKCTRL_2L_G_I17.

    set_location_assignment CLKCTRL_2L_G_I17 à

    set_instance_assignment nom PRESERVE_FANOUT_FREE_WYSIWYG activé - à

     

    Produits associés

    Cet article concerne 1 produits

    FPGA SoC Intel® Arria® 10 GX

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