ID de l'article: 000086682 Type de contenu: Information et documentation de produit Dernière révision: 04/04/2017

Comment corriger les erreurs d’IO_AUX et de RST_SRC_ID fitter lorsque le projet Quartus Prime contient Arria 10 interfaces de mémoire externe IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Si l’IP global_reset_n port Arria® 10 EMIF incorrect ou l’activation dans les sources et sondes système (ISSP) peut entraîner des erreurs d’installation de ces types :

    Erreur (12934) : Le fitter n’a pas pu placer un système EMIF/PHYLite

    Erreur (14566) : le Fitter ne peut pas placer un ou plusieurs composants présentant une forme de créativité en raison de conflits avec les contraintes existantes (1 IO_AUX(s)).

    Erreur (175020) : le Fitter ne peut pas placer de IO_AUX logique qui fait partie de Arria 10 interfaces de mémoire externe ed_synth_altera_emif_in région to auquel il est limité, car il n’y a pas d’emplacement valide dans la région pour la logique de ce type.
        
    Erreur (175005) : impossible de trouver un emplacement avec : RST_SRC_ID de (1 emplacement affecté)

    Résolution

    Les causes courantes de ces messages d’erreur et de leurs résolutions sont indiquées ci-dessous :

    1) Le projet Quartus® Prime contient plusieurs interfaces de mémoire externes qui sont placées dans les banques d’E/S sur la même colonne d’E/S, mais qui possèdent différents signaux de réinitialisation connectés à leurs ports global_reset_n.

    Résolution : plusieurs interfaces insérées dans les banques d’E/S dans la même colonne d’E/S doivent avoir un signal de réinitialisation commun connecté à leurs ports global_reset_n.


    2) Le projet Quartus Prime a ALTERA_EMIF_ENABLE_ISSP activé. Cela se produit généralement si plusieurs modèles d’exemples EMIF Arria 10 sont instantanés dans le projet.
    Une contrainte de fichier qsf par exemple est
    set_global_assignment nom VERILOG_MACRO « ALTERA_EMIF_ENABLE_ISSP=1 »

    Résolution : supprimez la contrainte qsf ci-dessus et ne sélectionnez pas l’onglet Diagnostics IP des interfaces IP Arria 10 interfaces externes -> Example Design -> activer l’option In-system-sources-and-probes.


    Si une erreur d’installation est toujours visible après avoir suivi les consignes ci-dessus, vérifiez que les signaux de l’interface mémoire répondent aux consignes de placement des broches.
    Un point de départ recommandé consiste à utiliser des contraintes de placement minimales et à laisser le fitter Quartus placer le reste des signaux d’interface avant de peaufiner le brochage ultérieurement.

    Les contraintes de placement minimales recommandées sont les suivantes :

    • Un signal d’adresse, l’horloge de référence PLL et l’broche RZQ dans la banque d’E/S choisie pour les signaux d’adresse/de commande.
    • Signaux DQS dans les bancs d’E/S choisis pour les signaux du bus de données mémoire.


    Pour plus d’informations sur le placement des broches, reportez-vous à ces sections dans le Manuel des interfaces de mémoire externe :
    Volume 2 Chapitre 1 - Directives sur Arria 10 IP d’interface mémoire externe
    Volume 3 Chapitre 2 – Exemples de mise en œuvre d’interfaces de mémoire externe pour DDR4 (des règles similaires s’appliquent aux autres protocoles d’interface mémoire).

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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