ID de l'article: 000086659 Type de contenu: Dépannage Dernière révision: 24/06/2021

Pourquoi le temps de configuration de l’image périphérique Configuration via le protocole (CvP) excède-t-il le temps requis de mise sous tension jusqu’à l’actif de 100 ms PCIe ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans Intel® Quartus® version 21.2 du logiciel Prime Pro Edition, le lien PCIe CvP peut ne pas être en mesure d’énumérer correctement avec Intel Agilex® 7 périphériques. Cela est dû au fait que le temps de configuration de l’image périphérique dépasse le délai de mise sous tension jusqu’à actif requis par PCIe de 100 ms.

    Résolution

    Pour contourner ce problème, énumérez à nouveau la liaison PCIe une fois que le FPGA est correctement configuré.

    Ce problème est résolu dans la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA et FPGA SoC Intel® Agilex™ 7 série I

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