Intel® Quartus® logiciel Prime Standard edition peut publier ce message d’avertissement pendant la compilation lorsque vous utilisez un récepteur LVDS dans un périphérique Intel® MAX® 10 et limiter la configuration et les temps de conservation des broches d’entrée dans le fichier SDC (Synopsys Design Constraint). Cela est dû au fait que lorsqu’une PLL est configurée en mode synchrone ou ZDB pour les conceptions LVDS, les paramètres optimaux de la chaîne de retard sont automatiquement utilisés pendant la compilation, mais les contraintes de configuration et de temps de conservation des entrées du récepteur LVDS sont ignorées. L’avertissement est envoyé pour informer l’utilisateur des contraintes ignorées.
Même si les contraintes de configuration et de temps de conservation des entrées de récepteur LVDS dans la SDC sont ignorées pendant la compilation, l’Analyseur de synchronisation les utilise pour l’analyse de synchronisation après la compilation.
Vous pouvez ignorer ce message d’avertissement en toute sécurité.