Erreur (10198) : erreur Verilog HDL à phylite_io_bufs.sv(1078) : la direction de sélection de pièce est opposée à la direction de l’index du préfixe

En raison d’un problème dans la version 18.1 et antérieures du logiciel Quartus® Prime, vous pouvez voir des erreurs similaires comme indiqué ci-dessous lorsque l’IP Arria® 10 PHYLite est configurée comme une interface de sortie 48 bits avec l’option Utiliser le strobe de sortie désactivée.

Dans le logiciel Quartus Prime Standard Edition,

Erreur (10198) : erreur Verilog HDL à phylite_io_bufs.sv(1078) : la direction de sélection de pièce est opposée à la direction de l’index du préfixe

Erreur (12152) : Impossible d’élaborer la hiérarchie utilisateur « ed_synth_altera_phylite_180_7qlz52a :phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi :core|phylite_core_20 :arch_inst|phylite_io_bufs :u_phylite_io_bufs »

Dans le logiciel Quartus Prime Pro Edition,

Erreur (13437) : erreur Verilog HDL à ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195) : la direction de sélection de pièce est opposée à la direction de l’index du préfixe

Erreur (13224) : erreur Verilog HDL ou VHDL à ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195) : l’index 48 est hors de la plage [47:0] pour 'group_data_out_n'

Pour contourner ces erreurs, l’IP Arria® 10 PHYLite peut être configurée comme une interface de largeur de données de 47 bits ou moins.

Ce problème sera résolu dans une future version du logiciel Quartus® Prime.